Les travaux présentés dans ce mémoire s'inscrivent dans le contexte de la protection des circuits intégrés contre les décharges électrostatiques (ESD) pour les noeuds technologiques très avancés tels que les noeuds CMOS45nm et CMOS32nm. La réduction des dimensions lithographiques ajoutée à l'introduction de nouveaux procédés technologiques ont contribué à accroître leur sensibilité aux ESD. Un parfait contrôle de l'environnement du circuit intégré et l'ajout d'éléments de protections dédiés permettent de réduire les dégradations induites par ce type d'évènement. Ce travail de thèse consiste ainsi à proposer de nouvelles protections basées sur l'utilisation du thyristor.Pour cela, une étude approfondie sur le fonctionnement du thyristor lors d'évènements ESD a été réalisée à l'aide de simulations TCAD en 3 dimensions.  Cette étude permet d'investiguer différentes possibilités afin de moduler les paramètres principaux du thyristor.Pour permettre l'utilisation du thyristor en tant que protection locale située dans les plots d'alimentation, un circuit de déclenchement a été étudié et ajouté en CMOS45nm. Pour cela, l'optimisation du circuit a été réalisée au travers de simulations de type SPICE. Cette protection a été développée en CMOS32nm et améliorée en utilisant un thyristor bidirectionnel (triac).Enfin, une nouvelle stratégie de protection globale basée sur un réseau de trois thyristors bidirectionnel appelé « Beta Matrice » a été investiguée. Pour cela, une première étude s'est focalisée sur le développement de son circuit de déclenchement, une seconde sur l'optimisation topologique de la « Beta Matrice ». Cette stratégie de protection a été validée sur du silicium CMOS32nm.